专利标题 公开号/公告号 公开日期 摘要 专利状态
唤醒开关电路及终端 CN201610511528.4 2019-02-15 本发明涉及一种唤醒开关电路及终端，唤醒开关电路包括第一开关电路和第二开关电路，第一开关电路的控制端用于接收第一控制信号，第一开关电路的输入端连接功能电路的接地端，第一开关电路的输出端接地。第二开关电路的第一控制端用于接收第二控制信号，第二开关电路的第二控制端用于接收控制电压，第二开关电路的输入端连接功能电路的接地端，第二开关电路的输出端接地。当需要唤醒功能电路时，第一控制信号和第二控制信号均为第二类型电平且控制电压为零，第一开关电路和第二开关电路均导通，功能电路的接地端仅需从钳位时的电压开始放电，大大缩短放电时间，减少了功能电路所需唤醒时间。 专利权的授权
存储器及其搜索控制电路 CN201610507687.7 2018-06-05 本发明涉及一种存储器及其搜索控制电路，包括块有效判断装置和搜索线驱动装置，块有效判断装置用于连接存储器的搜索块每个行中的有效位单元，搜索线驱动装置连接块有效判断装置，还用于连接存储器的搜索线以及与搜索线对应的存储器单元。通过块有效判断装置检测有效位单元输出电平的状态来判断对应行是否有效，当所有行均无效时说明搜索块不参与搜索，将搜索线驱动装置关断从而关闭搜索块的所有搜索线。即使搜索线有输送搜索时钟信号也会被搜索线驱动装置挡住，搜索块所有的搜索线不会翻转，搜索块内线电容和结电容就不会冲放电，从而达到降低存储器功耗的目的。 专利权的授权
多颗FPGA片间互联方法与系统 CN201610498881.3 - 本发明提供一种多颗FPGA片间互联方法与系统，将相互连接的FPGA之间的信号线合并到一起，第一FPGA将并行数据流转换成单比特差分信号数据流数，再发送至互联的第二FPGA，单比特差分信号数据流数中携带有合并在一起信号线的内容和第一FPGA计算得到的第一CRC校验值，第二FPGA将单比特差分信号数据流转换成并行数据流，并根据其携带的合并在一起信号线的内容计算得到第二CRC校验值，当第二CRC校验值与第一CRC校验值一致时，第二FPGA将合并在一起信号线连接至各个功能模块，整个过程中，采用串并转换实现信号的高效传输，另外还采用CRC校验，确保信号传输的准确性与可靠性。 专利申请的驳回
存储器匹配线动态锁存电路 CN201610498093.4 2017-06-06 本发明涉及一种存储器匹配线动态锁存电路，包括电压控制电路、预充电保持电路和锁存电路，电压控制电路连接存储器的匹配线，预充电保持电路包括控制端和输出端，预充电保持电路的控制端用于接收控制信号，预充电保持电路的输出端连接所述电压控制电路和锁存电路。通过电压控制电路对匹配线进行充电控制，使匹配线在充放电时在电源电压分压之后的电压与地之间翻转，降低了匹配线的翻转电压，能有效减少存储器所耗费的功耗。 专利权的授权
芯片验证平台仿真结束控制方法与系统 CN201610495030.3 2019-04-23 本发明提供一种芯片验证平台仿真结束控制方法与系统，对待验证芯片输入/输出接口上的信号进行归类分析，获取信号中的数据有效信号，生成信号组，信号组内携带数据有效信号的逻辑或，基于UVM验证平台结构，构建待验证芯片的UVM平台，UVM平台包括WatchDog环境变量，根据信号组，并通过WatchDog环境变量控制UVM平台仿真结束。整个过程中，构建UVM平台，并结合UVM平台中的WatchDog环境变量与待验证芯片输入/输出接口中数据有效信号，将仿真结束控制发生于信号级进行控制，实现对芯片验证平台仿真结束的准确控制。 专利权的授权
验证平台CPU参考模型设计方法与系统 CN201610497375.2 2019-05-31 本发明提供一种验证平台CPU参考模型设计方法与系统，区分CPU访问接口与内部逻辑接口，对CPU访问接口中接口信号的访问协议以及时序进行监测、对CPU的访问操作行为进行统计，将监测统计数据分别更新至预设的独立验证环境变量，采用UVM树状结构获得初始的验证平台CPU参考模型，将初始的验证平台CPU参考模型中事务产生和接口操作分割、并训练初始的验证平台CPU参考模型，获得通用的验证平台CPU参考模型。整个过程中，基于UVM构建初始的验证平台CPU参考模型，并将初始的验证平台CPU参考模型中事务产生与接口操作分割开来，另外，可以通过UVM内置的代码重载机制对事务和接口驱动进行重载。 专利权的授权
存储器读写传输门管控电路 CN201610486536.8 2017-05-17 本发明涉及一种存储器读写传输门管控电路，包括数据输入电路、第一开关组件、第二开关组件、灵敏放大器和预充电电路，数据输入电路连接第一开关组件和第二开关组件，第一开关组件和第二开关组件连接灵敏放大器，并分别用于连接存储器的第一读写端口和第二读写端口。预充电电路连接第一开关组件和第二开关组件。利用输入的数据信号和读写使能信号的逻辑进行管控处理，只需接收读写使能信号和充电使能信号两路外部信号，同时还可以减少预充电电路的数量，能有效节省存储器的中央管控电路的逻辑处理和大驱动电路的使用，减小了存储器体积。 专利权的授权
一种稳定以太网发包测试仪流量的方法和装置 CN201610485454.1 2017-06-23 本发明提供的一种稳定以太网发包测试仪流量的方法和装置，应用于与以太网发包测试仪及待测试芯片连接的数据转发现场可编程门阵列，方法包括：接收以太网发包测试仪发出的测试数据包；将测试数据包中的有效数据包存入缓存；提取缓存中的有效数据包，向待测试芯片发送有效数据包，并获得已发送的有效数据包的长度；向待测试芯片发送与有效数据包对应的包间隙，其中，包间隙的发送数量为一包间隙预设发送数量，包间隙预设发送数量由有效数据包的长度决定，并根据缓存中有效数据包的存储情况进行调整。通过数据转发FPGA将以太网发包测试仪发送的测试数据包中的有效数据包缓存后转发至待测试芯片，使得待测试芯片获得流量稳定数据包输入。 专利权的授权
位宽转换装置 CN201610485689.0 2017-07-11 本发明提供一种位宽转换装置，应用于数据位宽不相同的第一模块与第二模块之间。所述装置包括：位宽转换发送子装置及位宽转换接收子装置。其中，所述位宽转换发送子装置将所述第一模块的位宽转换为所述第二模块的位宽，所述位宽转换接收子装置将所述第二模块的位宽转换为所述第一模块的位宽。上述装置不仅可以实现不同位宽模块之间的位宽转换，还可以通过伪随机序列校验器对所述位宽转换装置转换的数据进行校验，上述位宽转换装置能够及时发现位宽转换设计中的错误，并在出现错误时发出中断信号，给芯片的仿真、测试带来了极大方便，提高了系统的可靠性。 专利权的授权
DownMEP报文处理方法与系统 CN201610470792.8 2019-03-05 本发明提供一种Down MEP报文处理方法与系统，在交换芯片中对OAM报文进行解析，获取必要的OAM信息，根据必要的OAM信息，识别OAM报文中的快速OAM报文，对快速OAM报文进行Down MEP查找表操作，获取Down MEP的地址，根据Down MEP的地址，读取预设数据库中相应的数据，并结合MEP状态进行OAM操作。整个过程中，识别OAM报文中的快速OAM报文，对快速OAM报文进行查找表操作，将Down MEP的查找放在包交换的处理过程中，减轻OAM引擎的查找表负担，提高处理速度，实现Down MEP报文高效处理。 专利权的授权